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~ Micro-Bump・RDLからChiplet・Si Bridge・3D Fan Outまで ~

CMCリサーチウェビナー【ライブ配信】 のご案内

       開催日時:2021年10月18日(月)13:30~16:30 
       受 講 料:44,000円(税込)  * 資料付
          *メルマガ登録者 39,600円(税込)
          *アカデミック価格 26,400円(税込)
         パンフレット

※ 本セミナーは、当日ビデオ会議ツール「Zoom」を使ったライブ配信セミナーとなります。
 お申し込み前に、下記リンクから視聴環境をご確認ください。
   → https://zoom.us/test
 ★ アカデミック価格:学校教育法にて規定された国、地方公共団体および学校法人格を有する大学、大学院の教員、学生に限ります。
 ★【メルマガ会員特典】2名以上同時申込かつ申込者全員メルマガ会員登録をしていただいた場合、1名あたりの参加費がメルマガ会員価格の半額となります。
 ★ お申込み後のキャンセルは基本的にお受けしておりません。ご都合により出席できなくなった場合は代理の方がご出席ください。
 
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申込方法

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 セミナーお申し込み前に必ず  こちら  をご確認ください。

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    受講者1 (受講料半額)   FAX申込用紙PDF 
  受講者2 (受講料半額)   FAX申込用紙PDF 
  受講者3 (受講料半額)   FAX申込用紙PDF 
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講 師

 江澤 弘和 氏  神奈川工科大学・工学部・非常勤講師

【講師経歴】
 1985年 ㈱東芝入社後 30年以上に亘り先端微細半導体デバイスのFEOL、BEOLのメタライゼーション及び中間領域のプロセス開発に従事。
 2017年に東芝メモリ㈱へ移籍後、WLP、TSVのメモリ製品応用開発に従事。
 2018年より神奈川工科大学 工学部・電気電子材料担当 非常勤講師を兼務。
 2019年9月に東芝メモリ㈱を定年退職。
 2020年5月より開発支援事業(ezCoworks)を開始。現在に至る。

【活 動】
 日本金属学会、IEEE に所属。

セミナーの趣旨

 半導体デバイスの先端微細化プロセスと先進パッケージはポストコロナの経済社会活動の基盤となるデータ通信の大容量高速化とAIの認知深化の開発を牽引する車の両輪です。既に、機能別に分割された複数の小チップとメモリの集積化により所望のデバイス機能を創出する先端プロセッサ製品は急速に市場へ浸透しつつあります。また、Fan Out型デバイスモジュールの生産形態はウエハレベルからパネルレベルへ拡張しつつあり、民生品及び車載用途向け半導体デバイスのサプライチェーン強化に向けて、PCB基板やLCDパネルの業態は新たなエコシステム構築へ変化しつつあります。本セミナーでは、先進パッケージのChiplet、Si bridge、3D Fan Outの基幹プロセスの基礎を再訪し、現状の課題を整理しながら今後の開発動向と市場動向を展望します。

セミナー対象者

 ・装置メーカー、材料メーカーの開発部門、マーケテイング・企画部門で先進パッケージに関心をお持ちの方
 ・LCDパネル業界の方
 ・「今さら聞けないこと」をお聞きになりたい方

セミナーで得られる知識

 ・三次元集積化開発推移の整理
 ・Micro-Bump、再配線(RDL)、TSV、Bridge、FOWLP/PLP、Hybrid Bondingの留意点
 ・配線階層を横断するプロセス開発の視点

プログラム

                 ※ 適宜休憩が入ります。
1. はじめに
  
2. 先進半導体パッケージの役割の変化

・中間領域プロセスの位置付けと価値創出の事例
  
3. 三次元集積化デバイス形成
 ・2Dから3Dチップレットへ進展した Logic-Memory 3D Integration開発の推移
 ・Micro-Bump, RDL, CoC, TSV, Si Bridge, Hybrid-Bondingプロセスの基礎と留意点
 ・RDL微細化に向けたSAPの課題とDamasceneプロセス導入の要否
  
4. FOWLP/PLPプロセス
 ・FOWLPの現状と課題
 ・Through Mold Interconnectプロセス開発による3D Fan Outの汎用化
 ・Panel Level Process(PLP)の高品位化と量産化の課題
 ・Hybrid production schemeの実現に向けて
  
5. 今後の開発動向及び市場動向の概観
  
6. おわりに
  
7. Q&A

  
  

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