～ Micro-Bump・RDLからChiplet・Si Bridge・3D Fan Outまで ～
＊ 本ウェビナーは開催済みです。再開催のご要望があれば、お知らせください。
CMCリサーチウェビナー【ライブ配信】
開催日時：2021年4月26日（月）13:30～16:30
受 講 料：44,000円（税込） ＊ 資料付
＊メルマガ登録者 39,600円（税込）
＊アカデミック価格 26,400円（税込）
パンフレット
※ 本セミナーは、当日ビデオ会議ツール「Zoom」を使ったライブ配信セミナーとなります。
お申し込み前に、下記リンクから視聴環境をご確認ください。
→ https://zoom.us/test
★ アカデミック価格:学校教育法にて規定された国、地方公共団体および学校法人格を有する大学、大学院の教員、学生に限ります。
★【メルマガ会員特典】2名以上同時申込かつ申込者全員メルマガ会員登録をしていただいた場合、1名あたりの参加費がメルマガ会員価格の半額となります。
★ お申込み後のキャンセルは基本的にお受けしておりません。ご都合により出席できなくなった場合は代理の方がご出席ください。
講 師
江澤 弘和 氏 神奈川工科大学・工学部・非常勤講師
【講師経歴】
1985年 ㈱東芝 入社後、30年以上に亘り先端半導体デバイスのサリサイド、コンタクトプラグ、多層配線を中心とするメタライゼーションプロセス開発に従事。並行して中間領域技術の開発と量産化を推進。
2011年、同社メモリ事業部へ転籍後、RDL､ FOWLP、TSVのメモリ応用開発に従事。
2017年、東芝メモリ㈱へ転出。
2019年9月、同社を定年退職。
2020年4月、個人コンサルティング ezCoworks 開業。
2018年4月より神奈川工科大学・工学部・非常勤講師（電気電子材料・電気回路基礎実験）兼務。
博士（工学）
【活 動】
日本金属学会、IEEE に所属。
セミナーの趣旨
膨大な転送データを効率的に処理するAIの性能向上には最近の半導体パッケージ開発が大きく貢献しており、半導体デバイスの微細化プロセスだけでは得られない付加価値を創出しています。既に、機能分割された複数チップとメモリの集積化によりデバイス機能を創出する先端プロセッサ製品が市場に供給されており、半導体パッケージの役割はモジュール性能向上へ拡張しています。また、Fan Out Wafer Level Packaging(FOWLP)のパネルレベルプロセス(PLP)への拡張は従来のPCB基板やLCDパネルの業態変化を促し、新たなエコシステムの構築を加速しています。本セミナーでは、Chiplet、Si bridge、3D FanOutの中核プロセスの基礎を再訪し、再配線(RDL)の微細化、FOWLP/PLPの三次元化の課題を整理しながら、異種デバイス集積化の今後の開発動向と市場動向を展望します。
セミナー対象者
・半導体パッケージに関心のある装置メーカー、材料メーカーの開発部門の皆様
・半導体パッケージの市場動向に関心のあるマーケテイング部門の皆様
・LCDパネル関連の技術開発部門及び企画部門の皆様
セミナーで得られる知識
・Micro Bump、再配線、TSV、Fan Outプロセスの基礎と留意点
・異種デバイスの三次元集積プロセス開発の推移
・配線階層を横断する視点から理解する半導体パッケージの役割の変化
プログラム
※ 適宜休憩が入ります。
・先端半導体デバイスの微細化とChipletの利点
2. 半導体パッケージの役割の変化
・中間領域プロセスの位置付けと価値創出事例
3. 三次元集積化デバイス形成プロセス技術と最新動向
・Logic-Memory Integration開発の推移(2Dから3Dへ)
・TSV、Hybrid-Bondingプロセスの基礎
・RDL プロセス微細化の課題
4. Fan-Out型パッケージプロセス技術と三次元化
・FOWLPプロセスの基礎(Chip First, RDL First, InFO)
・Through Mold Interconnect(TMI)による三次元化
5. Panel Level Process(PLP）の進展
・Hybridスキーム
6. 今後の開発動向及び市場動向
・BEOL on waferとRDL on panelの漸近とプロセスギャップの現実
・AI, HPC system module対応のPLP開発課題
・Bridge Fan Out開発
・市場外観
7. おわりに
・単体パッケージからシステムモジュール化へ